课程介绍

整个课程主要致力于理解 Spartan-6 和Virtex-6 器件系列的主要资源，并适当地运用这些资源进行有效的设计。该课程涵盖了器件概述、CLB 资源、DCM 和PLL 时钟资源、时钟技术（全局时钟、区域时钟和I/O 时钟）、存储器、DSP、源同步资源、存储器控制器及一些专有的硬件资源（EMAC、PCI Express 术和GTP 收发器）。同时，该课程还介绍了应用适当的HDL 编码技术来避免常见的错误和最有效地使用FPGAs。

必备条件

􀂾 HDL 基本知识（VHDL 或 Verilog）         􀂾 FPGA 设计基础

课程概要

􀂾 描述 Spartan-6 和Virtex-6 FPGAs 的6 输入LUT 和CLB 结构的所有功能         􀂾 详述 Spartan-6 和Virtex-6 FPGAs 的CLB 资源和可用的Slice 结构         􀂾 解释了 Spartan-6 和Virtex-6 FPGAs 可用的block RAM 和DSP 资源         􀂾 使用 Spartan-6 和Virtex-6 FPGAs 的I/O 模块和串化器/解串化器进行适当设计         􀂾 识别 Spartan-6 和Virtex-6 FPGAs 的DCM、PLL 和时钟布线资源         􀂾 识别 Spartan-6 和Virtex-6 FPGAs 支持的存储器控制器         􀂾 应用适当的 HDL 编码技术来最有效地使用FPGAs         􀂾 描述额外的 Spartan-6 和Virtex-6 FPGAs 的专有资源

实验介绍

实验 1：CLB 资源实验 -- 使用RTL 和Technology 查看器及FPG Editor 来查看设计         实验 2：DSP 资源实验 – 生成宽管道式乘法器并使用FPGA Editor 来查看DSP 资源         实验 3：I/O 资源实验 – 构造Virtex-6 FPGA SERDES 传输路径并使用FPGA Editor 仔细查看IOB                           的不同部分         实验 4：时钟资源实验 – 使用Clock Wizard 生成时钟core 并例化到设计中         实验 5：HDL 编码技术实验 – 同步化设计的不同部件，评估带来的对设计面积和性能的影响