 课程介绍 |
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CPLD 性能设计是中级课程，全面介绍了 CPLD 软件流程。通过应用本课程中的技巧，您能够加强设计的性能，并能尽可能地充分利用 Xilinx CPLD 构架。本课程使用 ISE™ 9.1 软件，包括约束编辑器和时序分析器。其它专题包括了解 CPLD 逻辑引擎、评估功耗和完成困难设计。
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| 必备条件 |
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HDL 基本知识（VHDL 或 Verilog）
数字设计知识和 Xilinx CPLD 经验
CPLD 设计基础课程或 CPLD 结构的同等知识；Xilinx 实现软件流程和选项；全局约束、约束编辑
器或 PACE；阅读适配和时序报告
软件工具流程和全局时序约束经验
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| 课程概要 |
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应用技巧以让器件装入更多逻辑
描述 CoolRunner™-II CPLD 时序模型以及用来分析设计性能的方法
描述 CoolRunner-II CPLD 结构的高级特性
评估 CPLD 设计的功耗
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| 实验介绍 |
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实验 1 适配
应用以前的学习环节中学到的知识和技巧，让设计适合更小的器件。
实验 2 CPLD 时序
分析设计的时序，创建可被仿真的测试平台，用以验证设计行为。Xilinx 授权培训课程介绍
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