课程介绍

通过学习高级技术来加强您的 VHDL 设计能力，并帮助您写出更多稳定并可重用的高质量代码。本课程针对那些具有一些VHDL 经验的设计者。课程的重点是建模，测试平台，高速高效RTL 综合设计及仿真调试，并利用创建参数化设计创建可重用的系统模块。

必备条件

􀂾 基本的数字设计知识         􀂾 VHDL 入门 (或相当的入门-到-中级课程)         􀂾 在入门课程的基础上推荐至少有 3 个月的编码经验（非必需条件）

课程概要

􀂾 高质量、高效的代码设计能力及系统整合能力         􀂾 仿真模型设计思想及手段         􀂾 采用 VHDL 文件测试平台及自检模块，减少仿真过程的人工干预，增大仿真覆盖率         􀂾 动态的存储数据         􀂾 创建参数化的设计         􀂾 优化 RTL 代码以达到设计所需要的系统性能

实验介绍

实验1． 创建模型         利用子程序、子过程和存储数据类型完成硬件模型设计。         实验2． 测试平台实验         设计自检式测试平台和仿真模型         实验3． TEXTIO 测试平台         设计基于 TEXTIO 库的文件测试平台         实验4． RTL 和可扩展设计         利用同步设计技术设计一个可重用和可扩展的功能模块。         实验5． FSM 设计技术         设计高性能复杂有限状态机 (FSM) 。         实验6． Xilinx-专用仿真与综合         优化针对 Xilinx 器件架构的设计、仿真和实现优化.