课程介绍

了解信号完整性技术以及如何应用于 Xilinx FPGA 和半导体存储器间的高速接口。本课程将讲述高速总线和时钟设计，包括传输线终端、负载及抖动。您将采用CAD 工具包实现IBIS 模型仿真。本课程还包括管理PCB 和片上终端相关内容。

必备条件

􀂾 最好具有 Xilinx FPGA 设计经验(或学过 FPGA 设计原理课程)

课程概要

􀂾 信号完整性问题的领域界定         􀂾 IBIS 模型         􀂾 使用合适的传输线终端         􀂾 了解负载对信号传播的影响         􀂾 减小抖动的影响         􀂾 管理存储器高速数据总线         􀂾 了解选择 PCB 封装效应         􀂾 片上终端和分立终端的区别

实验介绍

Mentor 实验         实验1． 选择合适的Mentor 仿真器         实验2． 信号完整性动手实验，观察反射和传播效应         实验3． 使用IBIS 仿真器，研究基本的传输线效应         实验4． 使用存储的仿真信息进行功率计算并进行附加的时钟仿真         实验5． 观察传输线的耦合效应         实验6． 演示如何使用EBD 模型处理SDRAM 模块         Cadence 实验         实验1． 选择合适的Cadence 仿真器         实验2． 分析一个简单的时钟网络         实验3． 多点时钟网络引起的信号完整性效应         实验4． 交调分析         实验5． 地址和数据分析