课程介绍

使用ISE™软件工具实现设计，并深入了解 Xilinx FPGA 架构并获得最佳设计实践经验并了解Xilinx 设计流程的细节。本课程讲述了ISE 工具特性，例如结构向导和管脚与区域约束编辑器（PACE). 其它主题还包括设计自顶向下的设计划分，ISE Implement 过程的控制选项，全局时序约束等。为了进一步提高总体设计性能，客户可以选择参加面向性能设计的课程。

必备条件

􀂾 基本的 HDL 知识(VHDL 或Verilog)         􀂾 基本的数字设计经验

课程概要

􀂾 自顶向下的设计划分思想，包括模块化思想，数据流控制策略，增量化设计、调试思想，如何进行             时钟域管理级设计复用等         􀂾 使用 Xilinx Project Navigator 实现FPGA 设计         􀂾 用结构向导来创建 DCM 实例，并用PACE 工具来分配管脚位置         􀂾 采用约束编辑器来分配管脚位置，创建基本的全局时序约束，并通过阅读报告来确定是否满足了设             计目标         􀂾 ISE Implement 过程的控制选项及对性能提升的意义         􀂾 同步设计技巧

实验介绍

实验 1.Xilinx 工具流程         在 ISE Project Navigator 中创建新项目并在设计过程中使用结构向导（ArchitectureWizard）和PACE         工具。采用缺省软件选项来实现设计,最后在Modelsim 中进行仿真。         实验 2.架构向导和PACE         使用架构向导定制一个DCM，并将DCM 组合在设计中。使用 PACE 来分配管脚的位置并实现设计。         实验  3.全程时序约束         用 Xilinx 约束编辑器来进入全程时序约束. 回顾映像后静态时序报告来验证实际的时序约束。使用布局         布线后静态时序报告决定每个时序约束的最长约束路径。         实验 4.实现选项         调整过程特性和 I/O 配置选项，以提高设计性能。