课程介绍

参加DFP 设计课程将帮助您创建更多的高性能设计。这一课程将帮助您利用更小规模或更低速度级别的FPGA 中实现您的设计，进而降低系统成本。通过掌握本课程中介绍的工具和设计方法及调试流程，您将能够更快地创建您的设计、缩短开发调试时间，进而降低开发成本。这一课程建立在 FPGA 设计基础课程中所讲述的原理之上，并包含6 个实验。

必备条件

􀂾 基本的 HDL 知识(VHDL 或Verilog)         􀂾 在 FPGA 设计原理课程中所教授的技能或系列器件架构中的类似知识         􀂾 与软件工具流程和全局时序约束相关的某些经验􀂾 基本的 HDL 知识(VHDL 或Verilog)         􀂾 基本的 HDL 知识(VHDL 或Verilog)

课程概要

􀂾 通过 Coding Style 有效控制HDL 代码以及底层硬件的生成方式，在项目前期阶段考虑对代码对性             能的影响                 􀂾 使用 CORE Generator 工具创建优化的内核         􀂾 通过优化系统时钟域的管理，提高系统的稳定性及可靠性         􀂾 通过使用时序报告来分析设计性能，找出失败的时序路径，通过优化代码，加强全局或局部时序约             束，达到时序收敛，提升系统稳定性         􀂾 同步设计技巧

实验介绍

实验1． 数字时钟管理单元         调用 Coregen 定制DCM，将DCM 例化到HDL 设计中。         实验2． 综合技术         体验不同的综合选项并观察结果。可为以下综合工具提供三种此类实验：SynplicitySynplify Pro，          Precision RTL， 或 Xilinx XST 综合工具。         实验3． CORE Generator System         创建一个内核，将内核例化到VHDL 或Verilog 源代码中，并进行行为级仿真验证。         实验4． 全局时序约束         采用约束编辑器来敲入全局时序约束.         实验5． 时序收敛         检查时序报告并输入专门路径时序约束以满足性能目标。