课程描述

DC是把HDL描述的电路综合为跟工艺相关的、门级电路。并且根据用户的设计要求，在时序和面积，时序和功耗上取得最佳的效果。在floor planning和placement和插入时钟树后 返回DC进行时序验证。其最高版本被称为DC Ultra。在Synopsys软件中完整的综合方案的核心是DC UltraTM，对所有设计而言它也是最好级别的综合平台。DC Ultra添加了全面的 数据通路和时序优化技术，并通过工业界的反复证明。

课程内容

综合的定义；ASIC design flow；Synopsys Design Compiler的介绍；Tcl/Tk 功能介绍；Synopsys technology library；Logic synthesis的过程；Synthesis 和layout的接口——LTL；Post_layout optimization；SDF文件的生成；其他高级综合技巧与总结。

培养对象

从事ASIC 设计与验证的工程师，希望更深入了解Design Compiler和芯片综合（chip synthesis）技术的工程师，希望从事ASIC设计工程师的理工科背景大四学生或硕士研究生。

入学要求

学员学习本课程应具备下列基础知识：         ◆ 对数字集成电路设计有一定理解；         ◆ 了解Verilog/VHDL 语言。